（原标题：提高EDA生产力的新方法）信通配资
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EDA厂商正致力于探索提升设计和验证工程师生产力的新方法。这些工程师正面临着芯片复杂度呈指数级增长的挑战，同时还要在极短的上市时间窗口内工作，并应对工程人才供应不足的问题。
过去，提升通常只需要改进算法，或在线性流程中实现计算并行化。但在当前一代先进芯片中，情况已发生很大变化。多芯片集成要求在设计流程更早阶段进行多物理场分析，而在设计某一部分所做的变更，可能会对SoC或封装的其他部分，甚至在实际应用中产生深远影响。如今的挑战在于，必须以系统性的方式应对大量相互竞争的设计要素，这就需要对现有工具和方法进行多方面改进，同时引入创新技术，并在许多情况下采用不同的问题处理方式。
“我们有机会提升工具和设计人员的生产力，”Siemens EDA定制IC事业部副总裁兼总经理Amit Gupta指出，“我们需要提升EDA核心工具的运行时间、覆盖率或执行速度。同时，我们还要提升设计人员，尤其是初级设计人员的工作效率。整个行业需要越来越多的工程师，我们必须加速他们的成长。”
改进工具的工作早已开始，最初从将更多任务前移到设计流程的早期阶段着手。但这还远远不够。
“一个方向是改进核心技术本身，”Gupta表示，“比如SPICE仿真器和求解器技术的核心改进，这是其中一方面。另一方面是工具运行所依赖的硬件，例如GPU加速。与传统CPU相比，GPU在加速运行时间和实现并行化方面有什么机会？在什么情况下是可能的？我们还看到很多客户正在考虑采用Arm架构，以提升运行时间并可能降低成本。第三个方向是AI。我们如何不仅仅应用传统的机器学习技术，还要应用强化学习、生成式AI和基于代理的AI？该领域正在发生大量创新，目的是通过在工具底层嵌入AI来提升运行时间、覆盖率和用户体验。初级设计人员是否可以像使用ChatGPT那样使用生成式AI？他们可以说：‘这是我要完成的任务’，大型语言模型则可以给出如何更快实现结果、如何配置环境的回答。此外还有AI代理。我们是否能实现代理通过自然语言界面自动运行工具？”
与AI相关的改进
AI带来了全新的可能性，但也存在学习曲线。“确实有越来越多的人在理解和部署某些AI算法，以加速自动化应用的执行，”Axiomise CEO Ashish Darbari表示，“EDA在某些方面已自动化多年，比如使用形式验证进行连接性检查。但随着AI/ML芯片的发展，连接性检查的规模和性能需求不断提高。在形式验证工具领域，行业头部厂商正投入大量资金来提升编译和展开时间、加快SAT求解器，并解决可扩展性问题。他们还在投入开发AI代理，在验证过程中实时辅助工程师，有点像共驾系统。”
这些对于EDA来说仍属新事物。“我们经历了从手工绘制原理图，到手写RTL信通配资，再到更抽象的高层综合（HLS）和结构化验证（如UVM）的演进过程，”ChipAgents CEO William Wang表示，“每一步都通过提升抽象层次或改进某些阶段的自动化实现了生产力提升。”
但EDA正在逼近传统抽象和脚本技术的极限。“HLS和UVM在某些领域降低了工作量，但它们仍需要深入掌握工具，学习曲线长，调试过程耗时费力，”Wang说，“随着芯片规模扩大到数十亿甚至数万亿逻辑门级别，这些方法已难以应对日益增长的复杂性，尤其在架构日趋异构、开发周期不断压缩的背景下。我们构建了一套专用于芯片设计与验证的AI代理系统。它并不强迫用户遵循固定的抽象或方法论，而是直接嵌入流程中，理解设计意图，解析复杂规格，生成并验证RTL，建议微架构，自动综合断言，甚至解释波形异常。”
这为新工具和方法带来了契机。例如，AI代理可以叠加在现有EDA工具之上。“它不是替代现有工具链，而是通过智能代理增强：从规格生成RTL和测试平台、解释波形输出、调试追踪、并根据内部代码库和命名约定适配提示，”Wang说，“这可以极大地减少迭代时间和人工负担，无论是设计还是验证工程师。就像我们用最新处理器来并行仿真一样，我们也利用现代硬件加速AI代理。”
这并不会取代传统的EDA算法，但它确实有助于优化工作流程，尤其当多个代理能协调工作并具备上下文感知能力时。
“我们看到，这种方式可在UVM测试环境中减少手动迭代，比如提前识别约束和覆盖率瓶颈，”Wang说，“团队正从传统瀑布式流程，转向代理式AI工作流。比如，他们可以从微架构计划开始，同时推进设计和验证资产，并利用这项技术以自然语言维持设计意图，与实现保持一致。它还能帮助新成员通过对话式查询快速了解设计历史。在我们的早期部署中，验证和调试流程的生产力提升了10倍，同时在新员工培训效率和开发者满意度方面也有显著提升。”
非AI方面的改进
当然，AI并非唯一的生产力来源。整个工具链也在进行变革，以应对日益复杂的设计和持续紧张的人才短缺。
“我们开发了一个与EDA厂商无关的应用，用于验证RISC-V处理器的端到端架构正确性，”Axiomise的Darbari说，“该解决方案无需任何仿真向量或测试，而是通过形式证明来验证所有指令的正确性，不论其发出时机、发出次数，或其他指令的交错顺序。这种非常强大的方法已在开源领域的多个已验证处理器中发现了大量Bug。”
针对芯片功耗优化的面积分析也是一个正在扩展生产力边界的方向。“我们开发的Footprint应用已部署在80多个开源设计中，包括多个RISC-V处理器、GPU和NoC，来在不需要测试平台的情况下计算芯片组件利用率，”Darbari说，“结果在某些案例中相当惊人，发现大量寄存器、阵列、FIFO和计数器等设计组件并未充分利用（即部分或完全冗余），却消耗着功耗。这些问题很难通过其他方式发现。”
加速一切
挑战之一在于：线性流程已无法满足复杂设计的时效性需求。这正是“左移”理念的核心信通配资，整个行业正努力并行推进设计多个阶段。然而，设计变得越来越多元、相互交织，各组件之间的依赖和交互极其复杂，要理清所有部分并保证流程顺利进行变得越来越困难。工具、IP、方法论和流程都在快速发展，全面追踪这些变化对首次流片成功产生了重要影响。
“过去我们的业务主要由摩尔定律驱动，大约每18个月一个新的工艺节点出现，我们就将IP迁移至新节点，”Synopsys产品管理执行总监Manmeet Walia说，“而现在，业务由AI工作负载驱动，终端应用决定标准和工艺节点。事实上，一些开发者根本不在乎工艺节点，只关注计算能力和I/O带宽的需求，我们必须满足这些需求。”
前沿芯片仍使用新工艺节点开发的Chiplet，但这些Chiplet也越来越多地与基于旧工艺的芯片和存储器一起封装。
“2nm节点正进入埃级时代，计算带宽随着工艺缩进继续增长，但I/O带宽却未能同步提升，”Walia说，“这意味着我们必须在SerDes、UCIe、内存接口、DDR、HBM等I/O带宽相关技术上进行重大创新，以跟上计算能力的步伐。即使是标准规范，其更新周期通常远长于硅周期，如今更新速度也越来越快，市场引领者甚至常常不再关心标准规范。很多超大规模客户希望超越标准。此外，我们还看到重大技术转变，不仅是2.5D和3D-IC，还有像背面供电这种埃级节点的新技术。所有这些都影响信号IP的开发，因为它们都是I/O技术。我们正在与四家不同晶圆厂合作，而客户如今的需求变得极其复杂——要求的是更全面的解决方案。这不再是PHY和控制器的组合，甚至不只是完整解决方案，而是高度集成的子系统解决方案，配有详细封装指南和SoC集成方案。”
所有这些都迫使EDA与IP供应商加快创新步伐。
“我们无法靠增加人手完成更多工作，”Walia说，“我们必须借助新一代基础设施来提升生产力，这是另一个重大转变。我们要不断创新，而在创新时必须将AI嵌入工具中。超大规模客户希望领先一代（OGA），因此首次即正确至关重要，因为标准生命周期太短。如果我们无法一次成功，就会错失市场窗口。”
EDA生产力的未来走向
如果采用线性方式推进，就有时间评估潜在交互与行为并修复问题。但现实是没人有这个时间，因此必须并行推进更多工作，同时保持各个部分的同步而不忽视潜在问题极具挑战性。
“EDA生产力的未来不仅是更高层次的语言或新的验证框架，”ChipAgents的Wang说，“而是与工程师并肩工作的AI代理，提供指导、增强与加速，并具备特定领域的智能。这不仅是自动化琐碎任务，而是帮助工程师更好地理解问题、获取相关上下文、做出架构权衡决策——更快、更自信。要实现万亿门级别的真正可扩展性，EDA行业必须超越脚本和模板，构建能自主整合代码库、历史设计和演进规格上下文的智能系统。”
https://semiengineering.com/new-ways-to-improve-eda-productivity/
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